space是什么意思（从业内角度看）

上一篇文章讲了芯片行业EDA现状的意思问题，没想到引起了行业内外很多朋友的从业共鸣。在和各位在评论里的内角交流中也是学到了不少的知识，产生了很多的意思想法和思考，真心感谢。从业

本来接下来想说下咱们每年花几万亿进口芯片都买了些啥的内角，感觉也是意思个沉重的话题，就以后再聊吧。从业 这里就写篇轻松点的内角，比如一起来聊聊下芯片界的意思佳能——挤牙膏之王：英特尔。

写完后才发现，从业竟然一口气打了近2万字，内角删减一大半后，意思还是从业得分两篇来发：

第一篇会以科普为主，会比较硬，内角对半导体行业文章有兴趣的可以看看，这个部分看完后，对您以后看行业聊制程类的文章应该会有一定帮助。

首先会谈谈制程的演进以及制程评估里的重要指标，Pitch,CPP,MMP, MTr/mm²。。然后再用这些指标，聊一聊英特尔到底被台积电三星甩了“几条街”；

下一篇文章会聊聊英特尔在如火如荼的制程竞赛中为何表现得这么落伍，如果落伍只是表象，那他如此忍辱负重到底是图个啥？背后到底有什么隐情呢？

首先我要说下自己并不是任何品牌的粉，作为科技粉，对于技术竞赛这种事，只要玩得正大光明，喜闻乐见是我的一贯立场，我觉得这种你追我赶的良性竞争是行业发展得健康且有活力的一种表现。

说到半导体行业的竞赛，大家最熟悉的应该就是制程竞赛，这几年车飙得最猛的就属三星和台积电这两位巨头了：14nm/16nm出来没多久，分分钟进入12nm、11nm，然后又是一个10nm节点，吃瓜群众还没鼓完掌，8nm/7nm又蹦出来了，然后7nm都还没量产，又发布了5nm,3nm的路线图，可谓是赚足了眼球。

再看看蓝色巨人英特尔，从14年发布14nm开始，整整6年过去了，只打出了14nm+, 14nm++ 两张牌 ，所以被很多人戏称为“挤牙膏大王”。 而经常抄自己作业的老同学AMD在一番起起落落，挺过了从IDM向Fabless转型的阵痛之后，这几年的AMD玩得是风生水起，凭借其非常YES的Ryzen，打得英特尔有些手忙脚乱，最近更是考了个年级第一。 让人不禁想起10多年前，AMD率先发布64位处理器，一口气拿下处理器市场40%市场份额，逼得傲慢的英特尔不得不打起了价格战时的那般意气风发。

AMD YES

终于，在三星，台积电，AMD等多方压力下，英特尔欣然发布了他们的10nm产品。

。。。。。

从制程数字上看英特尔确实是肉眼可见的落后和不思进取，然而事实真是如此吗？

首先我谈谈制程的演进及最常用的评估指标有哪些？

XXnm到底代表什么？

一般来说它是代表当前工艺下，MOS管的最小沟道长度，也就是栅极的最小长度（Min Gate Length，Min Lg），比如10nm工艺节点，那么其沟道长度理论上最小能做到10nm,但实际上三星台积电在这个节点最小栅长只能做到20nm，这和短沟道效应有关（沟道太短会导致器件关不紧而漏电），也和光刻机有关，栅极用不了多重曝光技术（比如在三星发布的7nm EUV，栅长最小可以做到8nm，而其8nm DUV工艺的最小栅长依然为20nm） 。也就是说，22nm以后，这个XXnm基本就是一个代号了。

MOS管的栅长度（length）与宽度（width） 和我们平时习惯的叫法正好是反的，我们平时习惯是长的一边叫“长”，而短的一边叫做“宽”。

2D平面MOS

3D MOS (Finfet)

制程演进：全节点与半节点

90nm后节点演进图

全节点

秉承摩尔定律，严格按70%（0.7X）系数缩进，如65nm, 45nm,32nm,22nm，16nm... 用公式讲就是：

0.7x CPP ⋅ 0.7x MMP ≈ ½ area ；

也就是说每一代全节点的演进，在功能性能完全一样的情况下，应当遵循多晶硅栅的最小中心距(CPP)及金属的最小中心距（MMP）缩小到上一个节点的70%，面积缩小到上一个节点的50%。

半节点

商业生产线在全节点制程基础上，不做升级或只做部分升级，对全节点下的设计数据gds 做等比例90% 缩放（业内叫shrink）处理（可缩放的层次，如金属，多晶硅，有源区等），就可以使得全节点的芯片里又能放进10%的晶体管，这个称为半节点，比如55nm,50nm,28nm。。

比如，65nm制程，将可以缩放的层次缩放90%，65*0.9≈55，制程就可以变为55nm, 而制造条件和65nm几乎是一样的，这一眼看去，可是足足提高了10nm呀。。要的就是这效果。

16nm/14nm~10nm， 这时候开始，烧钱速度已经远超站楼上扔钱的速度。

这里的16nm/14nm, 比较特别，按对22nm做0.7x缩放来看，16nm应当为全节点，14nm应该为16nm（16 *0.9≈14）的半节点。

但从不做半节点的英特尔选择了14nm， 而经常量产半节点的台积电选了16nm，而后又优化了个12nm， 三星则是14nm。。。这就有点乱了，姑且将14nm/16nm都看作全节点吧。他们后来在16nm/14nm ——10nm里边又整了一堆名字出来（比如台积电的12nm,12nm LP，三星的11nm什么的），在面积和功耗上略提升，比如台积电的12nm只是它的16nm的low leakage(低漏电）Low power(低功耗）版本，但算不上半节点，就没收录了。

来看下战报，14nm之后，场内目前就只有三位选手了。

场内玩家列表

“跳制程”是投机取巧吗？

除了这种全节点量产一段时间后，再优化出半节点的做法外，还有一种跳法是，自己本来也打算出45nm，但竞争对手先推出了45nm，干脆再等等，直接缩到40nm再放出来。比如台积电的40nm就这么来的。

先快速放出个节点，再优化出一个新节点，“一点两卖”， 其实这也符合“小步快跑，快速迭代” 新时代互联网的理念， 而且从另一个角度看，以小步前进，更让人觉得脚踏实地，毕竟俗话说：步子迈太大，容易扯着蛋嘛。。

不过平心而论，也不能说半节点是鸡贼，是投机取巧，一无是处。其实面积，功耗，性能都在全节点的基础上做了很多实打实的优化的，虽然比不了全节点的30%以上那么大的缩放幅度，但优化幅度其实也比较可观，CPP,MMP等的优化，一般都在10%以上，有些甚至接近30%， 比如台积电的12nm，虽然连半节点都算不上，但是其漏电率确实较16nm得到了很大的优化。

半节点主要是商业代工厂在使用，英特尔基本都是全节点演进。不少人也认为英特尔的tick-tock策略（工艺提升与架构提升交替进行） = 代工厂的全节点-半节点。

10nm-5nm ，李逵大战李鬼

之后是10nm，命名都没啥差异，到了7nm的时候，按道理 7nm这个全节点的特征得使用了EUV光刻机才能达到，但没使用EUV的台积电依然叫7nm，三星要低调点叫8nm， 而实际上他们都是10nm的扩展，光刻机还是老式的193nmDUV加更加复杂的多重曝光技术，多项指标其实是达不到7nm要求的， 而且MOL中道及BEOL后道的多个层次都用到了四重曝光技术，其实这时候从工艺难度来讲远远大于直接使用EUV光刻机，综合费用看来也不低，所以这时候的性价比已经很低了，甚至有点硬撑的感觉。

所以刚开始的时候，业内分析师对这假7nm的寿命都不怎么看好，我去年看多篇文章都将其称为是临时过渡点，7nmEUV一来分分钟灭了这短命鬼。 但是人算不如天算啊，ASML的EUV光刻机依然问题多多，随机缺陷的问题在最新一代机器上貌似是基本攻克了，但是因为镜片组设计太过复杂（40多个蔡司镜片组），能量在复杂的光路中损耗太大，而光源的功率遇到瓶颈，提不上去，导致曝光速度还是比DUV慢很多，从而导致产能太低，而且EUV售价贵一倍，要想达到1台DUV的产能，得买2台EUV才行，这么一算，成本似乎又扯平了, 短命的变成最长寿了的。

而且三星和台积电在如此硬撑的情况下，真的体现出了其NB的一面，假7nm的良率爬坡非常的快就达到了最终量产的良率标准，除了他们自身的制程整合能力很强之外，也与这个技术和资本能力超强的金主爸爸分不开，真的是“不逼一下自己，永远不知道自己有多优秀。” 而且这种情况下累积了宝贵的技术经验，尤其是高难度的多重曝光技术的掌握，对于他们后面去攻克5nm节点肯定会大有裨益。

目前从各种消息看，5nm大概率不会将MOS管从finfet换到GAA，还是finfet+多重曝光+EUV，这套组合的最大变数依然还是ASML，确切的说镜头组目前看没法精简，因为这个是光学定理改不了，那就是更高能量的紫外光的光源了。这样看来一旦EUV搞定了，7nm EUV反而可能会比较短命，因为三星和台积电的多重曝光技术在假7nm下已经炉火纯青，到时候可能就直上5nm了。

不过下一个节点，目前的消息看貌似只有台积电会叫5nm， 三星打算叫6nm，然后直接下到3nm，英特尔自然还是7nm了，那么到时候就是英特尔7nm=三星6nm=台积电5nm。

3nm，巅峰对决

据IBS报道，3nm 器件的研发费用大约需要5亿~15亿美元， 制程的研发费用需要40~50亿美元，一个FAB的建设运转 需要150亿~200亿美元。 相应的，代工厂方面期望3nm的整体成本比5nm高20%~25%的情况下，至少可以带来15%的性能提升，同时降低25%的功耗，或许才值得投入这么多的钱去做。

从目前的公开信息里看，基本可以预见的是，如果不玩文字游戏，节点将会在5nm卡很多年。因为目前的共识基本只有3nm得从Finfet晶体管换到GAA晶体管了，但从具体的GAA管类型（纳米片还是纳米线），只有三星宣布了计划主攻纳米片式GAA，到诸如MOS管的沟道材料，还有制作新型GAA器件的工艺制程（和之前制作Fin的淀积工艺不一样，要用到一种全新的薄膜工艺），光刻机，光刻胶的材料等诸多方面来看，依然还在试验中，不确定的因素还太多。这时候率先达到量产水平的玩家，会大概率的建立起自己的王者地位。

MOS管类型的演进

制程常见的评估指标：Pitch:

Pitch是一个在芯片类文章里特别常见的概念。 pitch代表的是两条线中心的距离，姑且译为中心距吧。 注意需要和另一个词space(间距）区分开，space 代表线边缘的距离。

Pitch与Space示意图

CPP

不同工艺定义不太一样，主要有两种：

contacted -poly- pitch：有接触孔的多晶硅栅极的pitch。（与不打孔的dummy poly区分开）

critical poly pitch: 多晶硅栅极的最小pitch。（非dummy poly）

因为工程上，实际设计标准单元时，设计师看的是poly上contact与contact孔之间的间距，因为contact孔的中心距比纯poly的中心距大。也就是说着了contact孔，用作栅极使用的poly与起保护作用的dummy poly的间距是不同的。

所以如果不是特别严谨情形下，可以就将CPP认为是多晶硅栅极与栅极之间的中心距,这样也最便于理解。

CPP示意图

MMP

最小金属间距，Minimum Metal pitch（缩写似乎不太雅），通常为最薄的那一层或多层金属，如Metal 1,Metal 2。。。的中心距。

MMP示意图

以上CPP和MMP 2个指标决定了单个晶体管的最小尺寸或者是少量晶体管拼接在一起，比如标准的逻辑单元（standard cell，如反相器，与非门，或非门，触发器。。）所能达到的最小面积。其他还有Fin pitch, Fin 的宽度，等等，这里就不深究了，因为它们都将延伸出标准单元的关键指标：标准单元高度（cell height），标准单元宽度（cell width） ； 面积较大的标准单元存储器SRAM的指标，则直接是面积（Area）。

这里再复习下之前的制程演进，也就是摩尔定律的公式版：

0.7x CPP ⋅ 0.7x MMP ≈ ½ area ，还记得它的意思吗？

Mtr/mm²

M=Million（百万） ,tr=transistor( 晶体管，也包含MOS管），每平方毫米能容纳的百万晶体管数 。

一般来说，这个是非常重要的工艺评价参数，前面的标准单元高度，宽度，SRAM面积这3个指标主要的评价对象是小面积的基础单元，而上百万，千万，亿个管子堆在一起后会带来很多新的问题，比如发热过大，噪声串扰，应力影响等等，这些都会直接影响芯片的性能乃至功能，所以在这种大模块中，可能会出现晶体管的摆放不能全部按最小的设计规则来做的情况，除了一些通用的原因外，和各家的工艺制程水平也有一定关联。

所以如果在评测的时候出现：比CPP,MMP,SRAM面积等指标的时候很领先，但比晶体管密度时反而落后的情况，也属正常。

但是呢，因为各家的测试方法是不同的，比如组成这1mm² 的模块里的单元配比是怎样的，比如放置多少反相器，多少与非门，多少触发器，然后这些单元的参数又是怎样的，业界没有绝对标准的，也没法让第三方机构拿着显微镜去数一遍，动不动几千万个管子啊，同学们，这不像其他指标，查几个管子就行了。

不过已经发布的商业工艺，其指标相对可信，一些著名的分析机构，比如 Semiwiki会用一个标准，自己去设计一套出来和厂家宣布的对比一次，以作分析参考。

常用的标准是：用一个面积为1mm² ，里边由60%的NAND（与非门）晶体管和40%的SSF （扫描触发器）组成的模块来分析其晶体管密度。(英特尔提出的）

HP和HD：

HP，High-Performance, 高性能的晶体管或标准单元，其优点是工作频率高，导通电流大，相应的缺点就是：功耗较大，发热大，面积也较大；

HD，High-Density,高密度的意思，通常是由工艺允许的最小尺寸的晶体管或标准单元，其优点是面积最小，功耗小，相应的缺点就是：工作频率较低，导通电流小；

工程师在设计的时候根据实际需求来选择相应的HP单元或HD单元。

二者在Finfet制程里边的差别来自于：

Fin条数的不同，条数越少，尺寸越小，相应的过电流能力也就较弱，速度也较慢。

FIN 代表了沟道的宽度，越宽，过电流的能力越强。

2. 还有就是不同管子拼接时，有源区的切断技术不一样，如DDB(Double-Diffision Break)和SDB(single-Diffusion Break)会导致CPP以及单元宽度的差异，图中可以看出使用了SDB切断的单元会比DDB的宽度要小；

DBB和SDB的示意图

有些工艺分得较细，比如常见的有：HPM（High- performance，主打高性能，动态和静态功耗相对高）,LL（Low leakage低漏电，静态功耗低）,LP(Low Power低功耗，动态功耗低），所以也可以根据产品需求直接选择经过了不同调校的工艺，比如CPU类产品主打性能，一般都会选择HPM，一些物联网产品，蓝牙产品主打低功耗和耐用，用不了那么高的性能，所以相应会选择LL或LP。

横评

最后复习一下以上几个概念，然后对英特尔，三星，台积电三家制程的关键评价指标做一个比较：

横评

从表里关键指标看intel的14nm和三星台积电的10nm属于同一个级别，intel会在其10nm 节点开始使用EUV，关键指标和三星和台积电的7nm EUV是同一个级别的，也就是说，从这里能看出，英特尔，台积电，三星其实在一条跑道。

最后，我觉得对于三家的排名，不用去深究，没必要非得比出个1,2,3，因为intel的工艺线是为自己产品定制和调校的，制程的研发上，肯定有对于不少工业级产品（如高性能高功耗服务器CPU）的考量，而三星和台积电的商业线更讲究兼容性和稳定性，并且三星制程的研发中多多少少也会有一些存储器，内存颗粒这类特殊制程的影响和考量， 所以其实是各有所长，各有特色的。

还是那句话，要想获得3nm，2nm,1nm技术上的突破，势必需要全产业链上各路豪杰的鼎力合作，必须本着开放而务实的态度，闭门造车的日子早已一去不复返了。